반응형 전자 | 제어 | 항공우주44 [VSCode] 서식 포함 복사/붙여넣기 일반적인 복붙의 문제일반적으로 VS Code에 있는 코드를 복사해서 다른데 붙여넣으려고 하면 텍스트만 복사된다.해당 컴퓨터 언어를 위한 입력이 지원되지 않는 한, 스샷으로 밖에 할 수가 없다. 해결 방법은 생각보다 너무 심플하다. ▼ ▼ 방법 스타트 ▼ ▼ 복사 복사를 원하는 부분을 드래그해서 복사한다.워드에 붙여넣기그냥 붙여넣으면 문제는 서식이 없이 붙여넣어진다. 따라서 오른쪽 마우스를 클릭해서 원본서식 유지 붙여넣기를 클릭하면 된다! 웹페이지에 붙여넣기그럼 지금 이 글에도 붙여넣어보자.워드에서 복사해서 여기 그대로 붙여넣기 하면 된다. entity module_fifo_regs_no_flags is generic ( g_WIDTH : natural := 8; g_DEPTH : int.. 2024. 8. 11. [FPGA 강의4] VHDL - 레지스터 기반 FIFO 설계 이 글을 PDF로 보기 사전 지식시작하기에 앞서 이전 글을 안보신 분들은 사전 지식 습득을 위해 참고 바랍니다.[FPGA 강의3] FIFO 개념과 용도https://johnnyjay.tistory.com/127 레지스터 기반의 FIFO오늘 배울 모듈은 레지스터 기반의 FIFO입니다. 레지스터 기반 FIFO의 의미는 FPGA 전반에 분산된 논리 또는 레지스터를 사용하여 FIFO가 생성된다는 것입니다. 이는 FIFO를 저장하기 위해 Block RAM을 사용하는 것과는 다릅니다. 일반적으로, 레지스터 기반 FIFO는 작은 FIFO(예: 32 words 이하)에 사용해야 하며, Block RAM 기반 FIFO는 더 큰 FIFO에 사용해야 합니다. 이 글에서 두 가지 버전의 코드를 보여줍니다.첫 번째 버전은 pr.. 2024. 8. 11. [FPGA 강의3] FIFO 개념과 용도 이 글을 PDF로 보기 FIFO 버퍼가 데이터 전송 및 클록 도메인 간의 전송에 어떻게 사용될까FIFO의 용도FIFO의 약자는 First In First Out입니다. FIFO는 FPGA 및 ASIC 설계에서 널리 사용되는 기본블록 중 하나로, 매우 유용합니다! FIFO는 다음과 같은 용도로 사용될 수 있습니다: 서로 다른 클록 도메인 간의 전송칩 외부로 데이터를 전송하기 전에 버퍼링 (Ex. DRAM 또는 SRAM으로)소프트웨어가 나중에 확인할 데이터를 버퍼링나중에 처리를 위한 데이터 저장FIFO 쉽게 이해하기FIFO는 자동차가 통과할 수 있는 일방향 터널로 생각할 수 있습니다. 터널 끝에는 요금소와 게이트가 있습니다. 게이트가 열리면 자동차는 터널을 나갈 수 있습니다. 만약 그 게이트가 절대 열리지 .. 2024. 8. 11. [FPGA 강의2] Flip-Flop (Register) 이 글을 PDF로 보기Intro이전 글에서는 Look-Up Table (LUT) 구성 요소에 대해 알아봤습니다. LUT는 FPGA 내부에서 가장 중요한 두 가지 구성 요소 중 하나이며, 다른 하나는 플립플롭입니다. 플립플롭의 종류는 여러 가지가 있지만(JK, T, D) 가장 많이 사용되는 것은 D 플립플롭입니다.D 플립플롭 (레지스터)위 그림에서 장치의 상단에 S라는 레이블이 붙은 핀이 있습니다. 이 핀은 Set 핀으로 알려져 있습니다. 장치의 하단에는 R이라는 레이블이 붙은 핀이 있습니다. 이 핀은 Reset 핀으로 알려져 있습니다. 또한 장치의 오른쪽에는 Qbar라는 레이블이 붙은 핀이 있습니다. 이 핀은 항상 Q 핀의 값과 반대 값을 가집니다. 이제 이러한 핀들이 무엇인지 알았으니, 이 핀들은 지금.. 2024. 8. 10. [FPGA 강의1] LUT (Look Up Table) 이 글을 PDF로 보기선행 이해:AND, OR, NOT, XOR, NAND Gates 작동 방식 및 진리표.이 부분은 너무 기초라서 생략하고 시작하겠습니다. LUT (Look-Up Table)LUT를 통해 기본 게이트들이 어떻게 작동하는지 더 깊이 알아보겠습니다. 그리고 더 복잡한 Boolean algebra (부울 대수)에 대해 알아보겠습니다. 먼저, 모든 이산 논리 게이트(AND, OR, XOR 등)는 실제로는 FPGA 내부에 존재하지 않습니다. 그러나 이러한 기능을 분명 FPGA는 수행할 수 있습니다. FPGA가 부울 대수를 수행할 수 있는 방법은 Look-Up Table (LUT)을 사용하는 것입니다. LUT는 프로그래밍될 수 있는 이산 기능 블록입니다. LUT는 진리표 개념을 사용하여 출력과 .. 2024. 8. 10. VS Code 에서 TerosHDL Linter를 GHDL로 사용하는 방법 ----------------------------------------------------------------- ※ 참고 VSCode에서 VHDL Linter 뭐 쓸지 고민하시는 분들, GHDL Linter가 설정이 제일 쉽고 강력합니다. ----------------------------------------------------------------- VS Code에서 TerosHDL을 사용하면 VHDL, Verilog 를 개발하는데 정말 강력하죠. 그러나 초기에 설정이 너무 까다로운 편입니다... 왜냐하면 메뉴얼이 정말 형편없기 때문입니다. 그래서 글을 쓰게 되었습니다. TerosHDL Linting Manual 아래 링크에서 기본적인 Linting (Error Chekcing 및 Style .. 2024. 4. 7. 이전 1 2 3 4 ··· 8 다음 반응형
